🔧 芯片搭建 📝 Verilog 设计 数字电路实验室 Digital Circuit Lab
🔧 综合检查 = 验证代码能否综合成真实硬件（Yosys） 提示：多位输入默认自动计数；rst 用「按钮」；时钟自动方波；仿真完成波形自动播放
🧪 完整烧录流程（分步教学：①综合 → ②布局布线(固定引脚) → ③打包位流 → ④烧录）
📍 引脚对应关系 （当前代码的信号 ↔ 管脚，随代码自动刷新）
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📄 查看完整 cst 约束文件

  


  
  

    

      

        
📜 Verilog 代码

        

          

          
        

        

      


      

        
🔌 端口激励 （自动识别 module 端口）

        

      

    


    

      
📈 波形视图 仿真完成后自动播放（扫描动画）